HTG-S510 отладочная плата FPGA Altera на PCIe

Отладочная сетевая плата FPGA Altera Stratix V

Серия плат HTG-S510 работает под управлением FPGA Altera Stratix V GXAx в корпусе KF40-F1517. Разработанные для высокопроизводительных сетевых приложений (то есть настраиваемых сетевых адаптеров 40 Гбит/с, сетевых анализаторов 40 Гбит/с и т.д.), эти платформы предоставляют доступ к двум портам Ethernet (совместимым с IEEE802.3ba), QSFP+, двум портам SFP+ (10 Гбит/с каждый), PCI Express x8 3-го поколения (64 Гбит/с), одному высокоскоростному разъем (FMC), двум дополнительным разъемам «плата-плата», двум модулям DDR3 SO-DIMM (до 8 ГБ) и трем независимым компонентам памяти QDRII (144 МБ каждый).

Функциональные возможности платформ HTG-S510 могут быть расширены благодаря одному Vita57-совместимому порту FMC (мезонинный разъем FPGA), обеспечивающего доступ к 8 дополнительным последовательным трансиверам. ID Solution предлагает широкий спектр модулей FMC, поддерживающих эти платформы для отладки, расширения последовательных/параллельных портов и т.д. Кроме того, ряд этих платформ можно последовательно соединять вместе через порты FMC в PCI Express или в автономном режимах.

Поддерживаемые HTG-S510 10G/40G Ethernet, PCI Express 3-го поколения, DDR3 и QDR-II, а также драйверами PCI Express Linux/Windows, сводят к минимуму усилия затрачиваемые разработчиками на интеграцию и тестирование.

Поддерживаемые устройства Stratix V:

Технические характеристики:

Extensible Framework (EFW) предоставляет проверенный набор решений для повышения производительности, включая компоненты физического интерфейса для модулей, драйверы устройств и API-интерфейсы для платформы HTG-S510. EFW устраняет утомительную и трудоемкую фазу запуска модуля, предоставляя физические интерфейсы с целевым модулем проверенные аппаратным обеспечением для HTG-S510. Кроме того, платформа позволяет пользователю моделировать, интегрировать и тестировать ядра Ethernet и DMA (приобретаются отдельно) с бесплатными синтезируемыми двоичными файлами и библиотеками моделирования с ограниченным временем.

Базовая структура предоставляет все файлы проекта, драйверы устройств и API для доступа к отображенным в памяти регистрам внутри FGPA. Это позволяет конечному пользователю создавать экземпляры пользовательских логических блоков и управлять ими через приложение с графическим интерфейсом.

EFW реализует возможность программировать и стирать параллельную флэш-память P30 на HTG-S510 через интерфейс PCIe с очень высокой скоростью. Интеграция удаленного модуля обновления позволяет любой пользовательской конструкции быть обновляемой на месте через PCIe. Это также может устранить необходимость в кабеле USB-платформы на этапе проектирования и разработки.

Базовая структура также обеспечивает целевую (сгенерированную Quartus) оболочку для контроллеров DDR3 1333 Мбит/с (667 МГц) и QDRII+ 350 МГц. Контроллеры I2C с отображенной памятью также интегрированы в EFW для управления и настройки PHY и элементов синхронизации на модуле HTG-S5-PCIE.

EFW также служит платформой для оценки решений 10G с малой задержкой и 40G Ethernet IP. Это позволяет пользователю тестировать возможности интерфейса 10G и 40G Ethernet HTG-S510 без какой-либо разработки кода. После этого пользователь может расширить интерфейсы Ethernet для пользовательских конструкций через потоковый интерфейс Altera Avalon-ST. Полные библиотеки моделирования, включенные в EFW, позволяют пользователю моделировать и тестировать интерфейсы Ethernet перед лицензированием решений.

Встроенный (ограниченный по времени) 4-канальный 128-битный контроллер DMA (250 МГц) EFW вместе с драйверами устройств PCIe позволяет пользователю реализовывать и проверять высокоскоростные приложения для передачи данных и пакетов на модуле HTG-S5-PCIE.

Ключевые особенности EFW